HBM은 왜 SK·삼성·마이크론만 만드는가 — 진입 장벽 5가지 공정

목차

• 1. 전 세계에 단 3곳뿐 — 우연이 아니다
• 2. 5가지 공정 장벽 — 한 장으로 보기
• 3. 장벽 ① — 다이 박막화 50μm
• 4. 장벽 ② — TSV ±1μm 정렬
• 5. 장벽 ③ — 마이크로범프 → Hybrid Bonding 전환
• 6. 장벽 ④ — Base die 로직화 (HBM4)
• 7. 장벽 ⑤ — 30년 DRAM 수율 노하우
• 8. 그래서 91% 점유는 우연이 아니다
• 9. 다음 편 예고
• 10. 자주 묻는 질문 (FAQ)
• 11. 시리즈 안내

1. 전 세계에 단 3곳뿐 — 우연이 아니다

NVIDIA의 차세대 AI 가속기 GB200 NVL72 한 시스템에는 HBM3E 메모리 576개 스택이 들어갑니다. NVIDIA가 사고 싶어도 이걸 만들어 줄 수 있는 회사는 전 세계에 단 3곳뿐입니다.

• SK하이닉스 (한국) — 약 53%
• 삼성전자 (한국) — 약 38%
• 마이크론 (미국) — 약 9%

한국 두 회사 합산 약 91%. 사실상 한국 산업이라 부를 수 있는 보기 드문 글로벌 과점입니다.

왜 인텔도, TSMC도, 중국 메모리 회사(YMTC, CXMT)도 HBM을 만들지 못하는가? 30년 동안 D램을 만들어 온 회사가 30개도 넘는데, 그중 단 3곳만 살아남은 이유는 무엇인가?

답은 단순합니다. HBM은 일반 DRAM 위에 5개의 공정 진입 장벽을 더 쌓아 올린 메모리이기 때문입니다. 그리고 이 5개 장벽은 각각 독립적이지 않습니다. 수율이 곱셈으로 누적됩니다. 한 단계만 80%여도 5단계를 곱하면 33%가 됩니다. 90%여도 5단계 곱은 59%입니다.

이 5개 장벽이 정확히 무엇인지, 왜 그렇게 어려운지를 봅니다.

2. 5가지 공정 장벽 — 한 장으로 보기

다섯 장벽을 아래에서부터 차례로 봅니다.

3. 장벽 ① — 다이 박막화 50μm

일반 DRAM 다이의 두께는 약 700μm입니다. HBM 다이는 약 50μm. 정확히 1/14.

왜 얇게 만들어야 하는가? HBM은 12층, 16층을 쌓습니다. 각 다이가 700μm짜리라면 12층 적층 시 전체 스택이 8.4mm — 손가락 굵기 절반입니다. 인터포저에 올리는 게 불가능에 가깝습니다. 그래서 다이를 깎습니다.

문제는 깎는 게 쉽지 않다는 점입니다. 다이가 얇아지면:

• 휨(Warpage) — 30cm 웨이퍼급 다이가 50μm로 얇아지면 종이처럼 휨
• 균열(Crack) — 미세한 응력에도 균열 발생, 양산 수율 추락
• 취급 난이도 — 운반·본딩 과정에서 깨짐

해결 공정은 BSI(Backside Grinding) + 캐리어 웨이퍼 본딩입니다. 두꺼운 캐리어 웨이퍼에 임시로 붙인 상태로 50μm까지 깎고, 본딩이 끝나면 캐리어를 분리합니다. 이 일련의 공정 자체가 일반 DRAM에는 없습니다.

신규 진입자는 박막화 수율을 안정화하는 데만 수년이 걸립니다. 삼성도 12-Hi HBM3E에서 박막화 수율 이슈로 NVIDIA 인증이 늦어진 것으로 알려져 있습니다.

4. 장벽 ② — TSV ±1μm 정렬

HBM의 핵심 기술인 TSV(Through-Silicon Via)는 다이를 수직으로 관통하는 실리콘 비아입니다. 직경 5~10μm, 깊이 50μm 수준의 미세 구멍을 다이마다 약 1,000개씩 뚫습니다.

12-Hi HBM이라면? 12,000개 TSV가 모두 다이 간 ±1μm 이내로 정렬돼야 합니다. 한 층이라도 어긋나면 전체 스택 폐기.

공정 자체가 다단계입니다.

1. DRIE (Deep Reactive Ion Etching) — 50μm 깊이 비아 식각. 측벽 평탄도 확보
2. 유전체 라이너 + 배리어 메탈 — 절연 + 구리 확산 방지
3. Cu Fill — 전해도금으로 비아 채우기
4. CMP (Chemical Mechanical Polishing) — 표면 평탄화
5. 다이 정렬 + 본딩 — 12층 ±1μm 누적 정밀도

각 단계 수율이 99%여도 5단계 누적은 95%, 12층까지 누적하면 더 떨어집니다.

여기에 Cu Pumping 문제가 있습니다. 본딩·동작 과정의 열로 구리가 부풀어 올라 인접 회로를 미세하게 손상시키는 현상. 신규 진입자가 가장 늦게 잡는 변수 중 하나입니다.

이 모든 게 일반 DRAM 양산에는 없는 공정입니다. 일반 DRAM은 다이를 옆으로 자르면 끝이지만, HBM은 다이 안에 수직으로 도시 한 채를 박아 넣습니다.

5. 장벽 ③ — 마이크로범프 → Hybrid Bonding 전환

12층의 다이 사이를 어떻게 붙이는가? 답은 마이크로범프(Micro-bump)입니다.

직경 약 25μm의 솔더 볼이 다이 사이 본딩 매개체 역할을 합니다. 12층이면 11회의 본딩이 필요하고, 각 본딩 면마다 수천 개의 마이크로범프가 정확히 마주봐야 합니다.

문제는 16층부터입니다. 마이크로범프는 16층이 한계로 평가됩니다. 이유:

• 다이 간격이 좁아지며 마이크로범프 자체 크기 한계 도달
• 누적 정렬 오차가 16층 누적 시 임계 초과
• 발열·전기 손실 누적이 임계 도달

해결책은 Hybrid Bonding. 범프 없이 다이끼리 직접 결합하는 차세대 본딩 기술. HBM4E(2027~)부터 본격 도입이 예상됩니다.

Hybrid Bonding은 단순한 본딩이 아닙니다. 표면 평탄도 < 1nm, 청정도, 정렬 정밀도 모두 한 단계 더 올라갑니다. TSMC가 2.5D/3D 패키징에서 먼저 도입했고, HBM 적용은 2027년 양산 진입이 목표입니다.

이 전환 자체가 새 진입 장벽입니다. 마이크로범프 시대를 잡지 못한 회사가 Hybrid Bonding 시대를 바로 잡기는 더 어렵습니다.

6. 장벽 ④ — Base die 로직화 (HBM4)

HBM3E까지 베이스 다이(스택의 가장 아래 다이)는 단순한 I/O 회로만 담은 패시브 다이였습니다. HBM4부터는 다릅니다.

이는 새로운 진입 장벽을 추가합니다.

• TSMC와 협업할 수 있는 능력 — 단순 위탁이 아니라 메모리 IP를 TSMC 로직 공정에 매핑·검증·양산하는 협업
• 파운드리 캐파 확보 — TSMC N3/N5 캐파는 NVIDIA·AMD·Apple과 경쟁
• 3자 통합 패키징 경험 — 메모리 다이 + 로직 다이 + CoWoS 인터포저 통합 검증

SK하이닉스는 NVIDIA-TSMC와의 긴밀한 3자 관계 위에서 HBM4 양산에 진입했습니다. 삼성은 자사 파운드리 + 메모리 수직통합으로 동일 결과를 시도합니다. 마이크론도 TSMC와 협업합니다.

신규 진입자는 단순히 "DRAM을 잘 만든다"로는 부족합니다. 글로벌 파운드리와 IP 레벨로 협업할 수 있는 회사여야 합니다. 중국 CXMT 같은 신규 진입자가 HBM4에 진입하기 어려운 결정적 이유 중 하나입니다.

7. 장벽 ⑤ — 30년 DRAM 수율 노하우

위 4가지 장벽의 본질은 사실 5번째 위에서만 작동합니다. 30년 누적된 DRAM 양산 노하우입니다.

HBM은 결국 DRAM 다이를 쌓은 메모리입니다. DRAM 다이 자체의 수율·품질·균일성이 일정 수준 이상이어야 합니다. DRAM 단계에서 90% 수율인 회사가 HBM 적층 후 80%를 보장할 수 없습니다. 단계마다 수율이 곱해집니다.

DRAM 양산 노하우는 단순한 공정 매뉴얼이 아닙니다.

• 수율 최적화 데이터베이스 — 수십 년간 누적된 결함 패턴·원인·대응 노하우
• 장비 세팅 know-how — ASML 노광, AMAT/Lam 식각, TEL 증착 장비의 미세 파라미터
• 인적 자본 — 숙련 엔지니어가 양산라인에 배치된 시간의 총합
• 벤더 생태계 — 후공정 장비·소재 회사들과의 공동 개선 사이클

이 노하우는 시간 압축이 불가능합니다. 자본을 쏟아도 30년을 5년으로 줄일 수 없습니다. 신규 진입자가 자본만 있다고 따라잡지 못하는 이유입니다.

전 세계에서 30년 DRAM 양산 노하우를 일정 수준 이상 갖춘 회사가 SK·삼성·마이크론 3곳뿐입니다. 그래서 HBM도 3곳뿐인 것입니다.

8. 그래서 91% 점유는 우연이 아니다

다섯 장벽을 다시 봅니다.

이 다섯 장벽이 곱셈으로 누적됩니다. 각 단계가 95%여도 5단계 곱은 약 77%. 그래서 신규 진입자는 첫 양산까지 5~7년을 보내고도 수율을 잡지 못해 BEP를 못 봅니다.

9. 다음 편 예고 — HBM4가 이 장벽을 어떻게 더 높이는가

이번 1편이 "왜 3사뿐인가"였다면, 2편은 "HBM3E → HBM4 세대 전환이 진입 장벽을 어떻게 더 높이는가"를 봅니다.

핵심은 4가지 변화입니다.

1. 인터페이스 1024-bit → 2048-bit (13년 만에 처음)
2. Base die 패시브 → TSMC 로직 (장벽 ④ 신설)
3. 속도 9.2 Gbps → 13 Gbps (40% 증가)
4. 전력 효율 약 40% 개선

이 중 가장 중요한 건 2번 — Base die 로직화입니다. 1편의 장벽 ④를 만든 변화이며, SK하이닉스를 TSMC에 묶는 산업 구조 변화입니다.

발행: 5/13 (수).