HBM3E → HBM4 — 13년 만의 기술·공급망 동시 전환

목차

• 1. 13년 만의 I/O 폭 변화 — 왜 지금인가
• 2. 세대별 스펙표 — HBM2 → HBM3 → HBM3E → HBM4
• 3. HBM4 4대 변화 — 왜 진입 장벽이 한 단계 더 높아지는가
• 4. Base die 로직화 — 산업 구조에 미치는 의미
• 5. 3사 양산 시점 비교 — 누가 먼저, 누가 진짜
• 6. HBM4E 미리보기 — 16층 + Hybrid Bonding
• 7. 정리 — HBM4가 만든 새로운 의존 구조
• 8. 다음 편 예고
• 9. 자주 묻는 질문 (FAQ)
• 10. 시리즈 안내

1. 13년 만의 I/O 폭 변화 — 왜 지금인가

2013년 SK하이닉스가 첫 HBM을 양산한 이후 13년 동안 변하지 않은 숫자가 있습니다. I/O 폭 1024-bit입니다. HBM2도, HBM3도, HBM3E도 모두 1024입니다. 핀 속도는 2.4 → 6.4 → 9.6 Gbps로 올랐지만 폭은 그대로였습니다.

2026년, 처음으로 폭이 두 배가 됩니다. HBM4는 2048-bit입니다. 13년 만의 변화입니다.

왜 13년이나 1024를 유지했고, 왜 지금 2048인가? 답은 인터포저입니다. HBM 다이와 GPU 다이는 인터포저라는 실리콘 다리 위에서 만나는데, 그 다리에 깔린 배선 밀도가 HBM 폭을 결정합니다. 1024-bit가 한동안 인터포저·μbump 피치가 안정적으로 받쳐주는 최대치였습니다.

HBM4부터는 μbump 피치가 40μm에서 25μm 이하로 좁혀지고, 인터포저 위에 더 많은 배선이 깔립니다. 그래서 2048이 가능해진 것입니다. 단순히 "두 배"가 아니라, 13년 동안 쌓인 패키징 공정의 임계점이 한 번 풀린 분기점입니다.

그런데 더 큰 변화는 폭이 아니라 Base die에서 일어났습니다.

2. 세대별 스펙표 — HBM2 → HBM3 → HBM3E → HBM4

먼저 숫자로 봅니다. 표 한 장이 흐름을 가장 잘 보여줍니다.

세대별로 핀 속도는 꾸준히 올랐습니다. 하지만 진짜 변곡점은 두 곳입니다.

• I/O 폭 2배 — 13년 만의 변화. 대역폭이 단숨에 1.6~2배
• Base die 로직화 — 13년 만의 변화. 메모리·로직 경계가 흐려짐

이 두 변화가 무엇을, 왜, 어떻게 바꾸는지를 봅니다.

3. HBM4 4대 변화 — 왜 진입 장벽이 한 단계 더 높아지는가

3.1 I/O 폭 2배 — 13년 만의 변화

1024 → 2048 bit. 단순히 숫자가 두 배인 게 아닙니다. 인터포저 위에 깔린 배선이 두 배, μbump 밀도가 두 배, TSV 정렬 난이도가 한 단계 더입니다. 1편의 장벽 ①·②·③이 모두 한 단계씩 올라간다는 의미입니다.

이 변화를 시각적으로 보려면 HBM 시스템 단면도가 가장 빠릅니다. GPU와 HBM이 어떻게 만나는지, μbump·TSV·인터포저가 어디에 위치하는지를 한 장에 정리합니다.

중요한 포인트: GPU와 HBM은 같은 인터포저 위에 옆으로 나란히 놓입니다. GPU가 HBM 위에 적층되는 게 아닙니다. 이게 2.5D 패키징 (CoWoS) 구조이며, HBM4까지 표준입니다. GPU가 HBM 위로 올라가는 본격 3D 적층은 아직 미래 기술입니다.

그림에서 핵심 구성 요소를 정리하면:

• GPU 다이 — TSMC N3/N4 첨단 노드. 연산 담당. 인터포저 위에 놓임
• HBM 스택 (좌/우) — DRAM 다이 12층 + Base die. GPU 양옆에 1~8개 놓임 (시스템에 따라 다름)
• μbump (마이크로 범프) — 직경 ~10μm 솔더볼. 다이 바닥 ↔ 인터포저 사이를 본딩. GPU·HBM 모두 동일 방식. HBM3E 피치 40μm → HBM4 피치 25μm 이하로 좁혀짐
• 인터포저 — 모든 다이 아래에 깔린 실리콘 다리. 내부 배선이 GPU와 HBM을 수평으로 연결. HBM 1개당 2048-bit 배선 (HBM3E는 1024-bit)
• TSV (Through-Silicon Via) — DRAM 다이를 수직으로 관통하는 비아 (HBM 스택 내부에만). 다이 1개당 약 1,000개 × 12층 = 12,000개. ±1μm 정렬 정확도 필요
• Base die — HBM 스택 맨 아래. HBM4부터 TSMC N5/N3 첨단 노드 (SK 위탁) 또는 자체 파운드리 (삼성)

특히 μbump 피치가 I/O 폭 변화의 핵심입니다. 40μm 피치였던 HBM3E에서 25μm 이하로 좁혀지면서 같은 면적에 더 많은 솔더볼이 들어가고, 인터포저 위에 더 많은 배선이 깔립니다. 다이 사이를 잇는 솔더볼이 더 작고, 더 촘촘해지므로 본딩 정밀도·정렬 정밀도·청정도 모두 한 단계 위가 요구됩니다.

이 변화를 1024 vs 2048 격자로 보면 차이가 더 직관적입니다.

3.2 Base die 로직화 — 표준 노드에서 첨단 노드로

이제 본론입니다. HBM3E까지의 base die는 신호 라우팅·테스트·전원 분배 정도의 단순한 역할이었습니다. 표준 로직 노드(28~14nm급)에서 충분히 만들 수 있었고, SK하이닉스는 자체 fab에서, 삼성은 자체 파운드리에서 처리했습니다. 외부 파운드리에 맡길 필요가 없었습니다.

HBM4 base die는 다릅니다. 메모리 컨트롤러, CXL 인터페이스, 일부 연산 기능까지 흡수합니다. 작은 시스템 칩이 됐습니다. 그러려면 트랜지스터가 더 작아야 하고, 첨단 노드(N5/N3급)가 필요합니다.

왜 로직이 base die로 들어가야 했나? — "메모리 벽" 문제

여기서 자연스러운 질문 — 왜 base die가 단순 인터페이스에서 시스템 칩으로 진화해야 했는가? 답은 AI 시대의 메모리 병목입니다.

핵심 원인: NVIDIA B200·GB200급 AI 가속기에서 가장 큰 병목은 연산 속도가 아니라 데이터 이동입니다. HBM3E의 대역폭 1.2 TB/s도 모자라 GPU가 메모리 기다리느라 놀고 있고, 전체 시스템 전력의 상당 부분(다수 추정에서 절반 이상)이 데이터 이동에 쓰입니다. 이걸 "메모리 벽(Memory Wall)"이라 부릅니다.

해결 방향은 두 가지입니다.

• (A) 메모리를 더 빠르게 — HBM4의 I/O 폭 2배(2048-bit) / 핀 속도 ↑. 대역폭 ↑로 푸는 방식
• (B) 이동 자체를 줄이기 — 메모리 가까이에 로직을 가져옴. 즉 base die 로직화가 이 방향의 첫 사례

HBM4는 (A)와 (B)를 동시에 추구합니다. 그래서 base die에 메모리 컨트롤러·CXL·일부 연산 기능이 흡수됩니다. 효과는 위 그림의 4가지 — 전력 ↓, GPU 다이 면적 ↑, 칩렛 표준 대응, PIM/커스텀 HBM 기반 마련. 이 모든 것을 위해 base die가 "작은 시스템 칩"이 된 것입니다. 그게 첨단 노드(N5/N3) 제조 능력을 요구하게 된 본질적 이유입니다.

여기서 회사별 선택이 갈립니다. SK하이닉스는 자체 파운드리가 없습니다. 메모리 전문 회사이기 때문에 첨단 로직 노드를 자체적으로 운영하지 않습니다. 그래서 TSMC에 base die를 위탁하기로 했습니다(2024년 협업 발표). SK가 처음으로 base die를 외부 파운드리에 맡기는 첫 사례입니다.

삼성은 다릅니다. 메모리 + 파운드리를 모두 보유하기 때문에 자체 파운드리(4nm급)에서 base die를 생산합니다. 외부 의존 없음. 단, 자체 파운드리의 첨단 노드 수율이 TSMC 대비 어느 수준인지가 진짜 경쟁력입니다.

이게 본문 4장에서 다룰 "메모리·로직 경계 붕괴"의 시작점입니다. HBM 스택 안에 로직 칩(base die)이 더 본격적으로 들어오고, 그걸 로직 회사(TSMC)가 만들기 시작한 것입니다.

3.3 핀 속도 — 처음으로 SK가 뒤지는 그림

HBM3E까지는 SK가 양산·물량·속도 모두 1위였습니다. HBM4에서는 처음으로 삼성 11.7 Gbps vs SK 10 Gbps로 속도 경쟁이 갈렸습니다. SK는 수율·물량으로, 삼성은 속도·수직통합으로 차별화하는 양상입니다.

속도가 더 높다고 무조건 좋은 건 아닙니다. 발열·전력이 함께 오릅니다. 실제 NVIDIA·AMD 인증에서 어느 쪽이 통과하느냐가 진짜 승부입니다.

3.4 적층 12 → 16층 — Hybrid Bonding의 그림자

HBM4는 12층 + 일부 16층입니다. HBM4E부터는 16층이 본격화됩니다. 문제는 TC bonding(Thermo-Compression)의 물리적 한계입니다. 마이크로범프 본딩으로는 16층 적층 시 열·압력 누적이 한계에 가깝습니다.

해법은 Hybrid Bonding입니다. 솔더볼 없이 두 다이를 직접 결합. 표면 평탄도 < 1nm를 요구하는 차원이 다른 공정입니다. HBM4E부터 본격화될 가능성이 높습니다. 1편의 장벽 ③이 본격 현실화되는 시점입니다.

4. Base die 로직화 — 산업 구조에 미치는 의미

4대 변화 중 핵심은 Base die 로직화입니다. 이게 단순한 공정 변화가 아니라 산업 구조 변화이기 때문입니다.

4.1 SK의 HBM 자체 제조 구조 — 외부 파운드리가 스택 내부로 진입

HBM3E까지 SK하이닉스의 HBM 스택은 거의 모두 자체 fab에서 만들어졌습니다. DRAM 다이·base die·TSV·박막화·마이크로범프 본딩까지 SK 자체 공정으로 완결. base die가 표준 노드(28~14nm급)였기 때문에 가능했습니다.

단, HBM 스택 밖에서는 이미 외부 의존이 있었습니다. 인터포저(실리콘 다리)와 CoWoS 패키징(GPU + HBM 결합)은 TSMC가 처리해 왔습니다. 즉 SK의 자체 제조는 정확히는 "HBM 스택 단위"까지였고, 시스템 패키지 단계는 처음부터 TSMC 의존이었습니다.

HBM4부터 그 경계가 한 단계 더 안쪽으로 밀려옵니다. base die가 첨단 노드(N5/N3)로 올라가면서 SK는 자체 fab에서 만들 능력이 없어 TSMC에 위탁합니다. 외부 파운드리가 시스템 패키지 단계에 머물지 않고 HBM 스택 내부까지 진입한 전환점입니다.

삼성은 이 변화에서 자유롭습니다. 메모리 + 파운드리 동시 보유 구조 덕분에 base die도 자체 파운드리에서 처리합니다. 즉 HBM4 시대 base die 의존 구조는 "3사 공통"이 아니라 "SK·마이크론 vs 삼성"의 갈림길입니다.

4.2 SK가 TSMC에 묶이는 구조 — 통제권 비대칭

HBM4는 GPU + HBM의 결혼인데, GPU는 이미 TSMC가 만듭니다. HBM의 base die까지 TSMC가 만든다면, 한 시스템에서 TSMC의 비중이 메모리 영역까지 확장되는 것입니다.

여기서 정확하게 봅니다. 진짜 의미는 단순히 "일정이 늦어진다"가 아닙니다. 자체 fab에서 만들어도 base die가 늦으면 일정은 늦어집니다. 차이는 통제권의 비대칭에 있습니다.

자체 fab의 지연은 "내가 늦어서 내가 늦는 것"입니다. 인과가 명확하고 통제 가능합니다. TSMC 위탁의 지연은 SK 통제 밖에서 일어나는 다축 변수입니다. capacity, 수율, 가격, 로드맵, 고객 채널까지 모두 본인 손에 없습니다.

특히 마지막 — 고객 정보 흐름이 잠재적으로 가장 큰 리스크입니다. NVIDIA가 TSMC와 직접 base die 사양을 조율하는 경로가 열리면, SK 입장에서는 HBM 통합 자체에 대한 leverage가 줄어듭니다. 이게 HBM4가 SK에 만든 진짜 구조 변화입니다.

4.3 3사 base die 공급 구조 정리

HBM4 시대의 base die 공급 구조를 한 줄로 정리합니다.

• SK하이닉스 — TSMC 위탁 (2024년 4월 협업 발표, N5/N3급)
• 삼성전자 — 자체 파운드리(4nm급) — 메모리 + 파운드리 동시 보유의 유일한 회사
• 마이크론 — TSMC 위탁으로 알려짐 (자세한 노드는 비공개)

즉 HBM4 시대 base die 공급은 "TSMC(SK·마이크론) vs 삼성 자체 파운드리"의 두 갈래입니다. TSMC가 메모리 산업의 일부를 흡수한 셈이고, 삼성은 자체 파운드리 능력이 처음으로 메모리 경쟁력의 직접 변수가 됐습니다. 1편의 장벽 ④가 여기서 만들어진 것입니다.

5. 3사 양산 시점 비교 — 누가 먼저, 누가 진짜

2026년은 HBM4 양산 원년입니다. 3사의 일정과 전략을 봅니다.

※ 회사별 핀 속도·양산 시점은 업계 보도 기준이며 양산 사양 확정 시 변동 가능. JEDEC HBM4 표준은 핀 속도 상한선만 규정.

표면적으로는 삼성이 가장 먼저 양산을 시작했습니다. 하지만 "양산 선언"과 "수주 확정"은 다릅니다. NVIDIA·AMD가 진짜로 채택하느냐가 매출의 90%를 결정합니다.

SK는 양산 시점은 늦지만 NVIDIA Rubin R100 메인 공급사로 알려져 있습니다. NVIDIA가 SK를 메인으로 묶은 이유는 HBM3E까지 13년 동안 쌓인 신뢰입니다. 이 관계 자체가 1편 장벽 ⑤(30년 노하우)의 산물입니다.

삼성은 자체 파운드리 base die + 1c 공정 D램이라는 수직통합 카드를 들고 있습니다. TSMC를 안 거치는 유일한 회사이므로, 만약 자체 파운드리가 양산 수율을 잡으면 시간·원가에서 우위가 생깁니다. 단 그게 입증된 건 아닙니다.

마이크론은 미·중 갈등 + CHIPS Act가 자산입니다. 점유율 9% 자체는 작지만, 비한국 HBM 공급원의 정치적 가치가 점점 커지고 있습니다.

3사 경쟁 비교는 시리즈 4편에서 깊게 다룹니다. 여기서는 "누가 먼저"보다 "누가 NVIDIA·AMD 인증을 통과하느냐"가 진짜 시점이라는 점만 기억하면 됩니다.

6. HBM4E 미리보기 — 16층 + Hybrid Bonding

HBM4의 다음은 HBM4E입니다. 2027~2028년 양산 진입 전망입니다. 변화는 크게 두 가지입니다.

• 16층 적층 본격화 — HBM4의 12층에서 16층으로. 용량 64~96 GB/스택
• Hybrid Bonding 본격화 — 마이크로범프 대신 직접 본딩. 표면 평탄도 < 1nm

1편의 장벽 ③(마이크로범프 → Hybrid Bonding 전환)이 본격적으로 현실화되는 세대입니다. TC bonding으로 16층을 잡는 건 사실상 한계이고, Hybrid Bonding이 차세대 표준이 됩니다. 이미 BeSi(Besi), Applied Materials, EVG 등이 Hybrid Bonding 장비를 양산 단계로 끌어올리는 중입니다.

HBM4E는 단순한 다음 세대가 아니라 1편 5층 장벽의 가장 깊은 곳(③ 마이크로범프 → Hybrid)이 본격 가동되는 시점입니다. 신규 진입자에게는 또 한 단계의 벽이 추가됩니다.

7. 정리 — HBM4가 만든 새로운 의존 구조

HBM3E → HBM4 전환을 한 장으로 정리합니다.

4대 변화 중 산업 구조에 가장 큰 영향을 주는 건 Base die 첨단 노드화입니다. 외부 파운드리(TSMC) 의존이 시스템 패키지 단계에 머물지 않고 HBM 스택 내부(base die)까지 진입한 것이 핵심입니다. SK·마이크론이 이 경로를 택했고, 삼성은 자체 파운드리 덕분에 외부 진입은 피했지만 자체 파운드리의 첨단 노드 수율이 처음으로 메모리 경쟁력의 직접 변수가 됐습니다.

8. 다음 편 예고 — HBM × CoWoS, 메모리와 패키징의 결혼

2편이 "HBM4 자체가 어떻게 변했는가"였다면, 3편은 "HBM4가 GPU와 어떻게 묶이는가"를 봅니다. 핵심 키워드는 CoWoS입니다.

HBM4 base die가 TSMC로 갔다는 건 2편에서 본 변화입니다. 그 위에 GPU가 또 TSMC CoWoS로 묶입니다. 즉 HBM4 + GPU + CoWoS = 한 시스템 안에서 TSMC의 비중이 메모리 영역까지 확장된 그림입니다.

CoWoS 시리즈 5편과 정식 매듭. CoWoS 3편(HBM × CoWoS)과 짝을 이루는 본론입니다.

발행: 5/15 (금).