VLSI 2026 리캡 — 7대 핵심 테마와 주도 기업

로직·소자·메모리·회로의 최전선을 다루는 2026 IEEE/JSAP Symposium on VLSI Technology and Circuits가 6월 14~18일 하와이 호놀룰루에서 열렸습니다. 올해 테마는 "Advancing the AI Frontier through VLSI Innovation" — AI가 요구하는 성능·전력·밀도를 어느 진영이 어떤 소자·공정·회로로 먼저 푸느냐의 싸움입니다.

패키징 학회 ECTC가 "시스템 통합"을 다룬다면, VLSI는 그 아래 트랜지스터·공정 노드·메모리·회로 그 자체를 다룹니다. 이 글은 올해 VLSI를 7대 핵심 테마로 묶고, 각 테마마다 ① 배경 → ② 해법 → ③ 주요 논문(실제 발표) → ④ 주도 기업으로 정리했습니다. 트렌드 요약이 아니라 실제 발표 내용과 수치로 뒷받침되는 지도입니다.

#	핵심 테마	대표 발표 (VLSI 2026)
1	2nm 이후 노드 — GAA·백사이드 파워	TSMC A16(SPR) · Intel 18A-P
2	CFET — 트랜지스터 적층의 다음 칸	Samsung 42nm CFET(T1.1) · Intel 45nm CFET
3	SRAM 밀도 — 죽지 않은 스케일링	TSMC A16 SRAM (백사이드 직접 컨택)
4	메모리 — HBM4E·차세대 DRAM	SK hynix SOM(CXL) · HBM4E
5	AI 가속기 — 추론·에이전트를 칩에	μAgent(7nm) · SR-VLNA(KAIST embodied) · CIM
6	시스템 스케일링 — 패키지·포토닉스·전력·열	OpenAI·TSMC Plenary
7	실리콘 너머 — 2D·산화물 소자	imec·ASML·TSMC 2D 300mm

📌 근거 & 작성 상태(DRAFT) — 이 글은 공식 Technical Tipsheet(vlsisymposium.org)와 복수 업계 보도(SemiEngineering, SemiWiki, TrendForce, Mark Lapedus, IEEE Spectrum, DIGITIMES, imec/Intel 뉴스룸)를 교차확인해 작성한 초안입니다. 논문 세션 번호와 일부 한국 논문 전수 목록은 공식 Technical Program 원문 대조 후 확정 예정(아래 TODO 표시). 모든 핵심 수치는 2개 이상 소스로 교차확인했습니다.

1. 2nm 이후 노드 — GAA에 백사이드 파워를 얹다

배경 — 왜 생겼나

FinFET이 2nm급에서 한계에 닿으며 업계는 채널을 사방에서 감싸는 게이트 올 어라운드(GAA, 나노시트)로 넘어갔습니다. 하지만 트랜지스터를 더 줄여도, 전력을 칩 앞면 배선으로 끌어오는 한 전압 강하(IR drop)와 배선 혼잡이 성능의 천장이 됩니다. AI 가속기처럼 전력 밀도가 극단으로 가는 칩일수록 이 천장이 먼저 옵니다.

해법 — 어떻게 푸나

전력 배선을 칩 뒷면(backside)으로 옮기는 백사이드 파워 딜리버리(BSPDN)가 답입니다. 신호는 앞면, 전력은 뒷면으로 분리하면 전력 무결성이 좋아지고 앞면 배선 여유가 생깁니다. TSMC는 이를 Super Power Rail(SPR), Intel은 PowerVia로 부르며, 2026년이 양산 진입 원년입니다.

앞면 전력(혼잡) vs 백사이드 파워(앞=신호 / 뒤=전력) 단면 비교. TSMC SPR · Intel PowerVia가 이 구조.

주요 논문 — VLSI 2026

TSMC · A16 플랫폼 (Technology 트랙)

A16 — Super Power Rail 백사이드 파워 첫 양산 노드, N2P 대비 속도 8~10%·전력 15~20%·밀도 8~10% 개선

TSMC A16 Platform with Super Power Rail Backside Power Delivery (VLSI 2026)

향상된 나노시트 트랜지스터에 백사이드 직접 컨택(backside direct contact) 기반 SPR을 결합. 성능 강화 노드 N2P 대비 같은 전력에서 속도 8~10% 상승, 같은 성능에서 전력 15~20% 절감, 칩 밀도 8~10% 추가 향상. SRAM Vmin도 개선. 2026년 4분기 양산 램프를 겨냥 — 백사이드 파워가 '연구'에서 '양산'으로 넘어가는 분기점입니다.

Intel Foundry · 18A-P (Technology 트랙)

18A-P — RibbonFET+PowerVia 첫 성능 강화판, 18A 대비 iso-power 성능 9%·iso-performance 전력 18% 개선

Intel 18A-P: Performance-Enhanced RibbonFET and PowerVia Platform (VLSI 2026)

18A 패밀리 첫 성능 강화 노드. 같은 전력에서 성능 9% 향상 또는 같은 성능에서 전력 18% 절감. 추가 로직 VT 페어·스큐 코너 타이트닝·신규 저전력/고성능 소자로 달성하고, 소재·설계로 열저항 20~40% 개선. 기존 18A와 디자인 룰 완전 호환이라 IP·설계 흐름 재사용 가능. 리스크 생산 단계 진입.

두 발표가 한 학회에서 정면으로 부딪혔습니다 — TSMC A16(SPR 데뷔, 양산 임박) vs Intel 18A-P(18A 호환 성능 개선). 백사이드 파워가 2026년 양산 노드의 표준 옵션이 됐다는 신호이자, 파운드리 2강의 로드맵이 같은 기술 축에서 직접 비교 가능해진 첫 무대입니다.

주도 — 누가 이끄나

주체	포지션
TSMC	A16 — SPR(백사이드 직접 컨택), 2026 4Q 양산. N2/N2P 라인업 위 1.6nm급
Intel Foundry	18A(RibbonFET+PowerVia) → 18A-P 성능 강화. 14A로 선행
Samsung Foundry	SF2(2nm GAA) 양산 + CFET 선행 연구 (아래 2번)

📋 사전 정보: VLSI 2026 Advance Program 핵심 리뷰 (D-38) — Focus Sessions·메모리 무대

2. CFET — 트랜지스터를 위로 쌓다

배경 — 왜 생겼나

GAA 나노시트도 결국 평면 위에 N형·P형 트랜지스터를 나란히 놓습니다. 가로로 줄이는 스케일링이 한계에 닿으면, 다음 칸은 위로 쌓는 것입니다. N형 위에 P형을 수직으로 포개는 구조가 CFET(Complementary FET, 3D Stacked FET) — 같은 면적에 트랜지스터를 2배로 넣어 로직 밀도를 끌어올립니다. 다만 적층 공정의 복잡도와 양산성이 숙제입니다.

해법 — 어떻게 푸나

핵심 지표는 게이트 피치(gate pitch)입니다. 좁을수록 양산에 가까운 '진짜 스케일링'이라는 뜻. 올해 VLSI에서 Samsung·Intel·imec이 각각 자기 방식의 CFET을 들고 나오며, "연구용 시연"에서 "산업화 가능 구조"로 무게가 넘어갔습니다.

NMOS 위에 PMOS를 포개 같은 면적에 밀도 2배. Samsung 42nm·Intel 45nm가 이 구조.

주요 논문 — VLSI 2026

T1.1 · Samsung Electronics · Technology Highlights (오프닝 발표)

42nm 게이트 피치 3D Stacked FET 첫 시연 — 트리플 적층 나노시트, 산업화 가능 최소 피치

First Demonstration of 3D Stacked FETs at Gate Pitch of 42nm Featuring Triple-Stacked Nanosheet Channels for Advanced Logic Applications

게이트 피치를 42nm까지 좁힌 3D Stacked FET을 세계 최초로 시연하고, CFET 사상 가장 많은 나노시트(트리플 적층)를 올렸습니다. 같은 웨이퍼 면적에 트랜지스터를 약 2배로 — 전력 효율 2배·성능 최대 100% 향상을 겨냥. 올해 Technology 트랙 첫 발표(T1.1)로 올라온 비중 큰 논문으로, 한국 진영이 2nm 이후 로직 스케일링의 최전선에 섰다는 신호입니다.

Intel (Technology 트랙)

45nm 게이트 피치 모놀리식 CFET 인버터 — 디바이스 디포퓰레이션으로 공통 게이트

Intel Monolithic CFET Inverters at 45nm Gate Pitch with Device Depopulation (VLSI 2026)

NMOS·PMOS를 수직으로 포갠 모놀리식 CFET 인버터를 45nm 게이트 피치로 시연. CFET 스택에서 안 쓰는 소자를 선택적으로 제거하는 디바이스 디포퓰레이션(device depopulation)으로 공통 게이트 구조를 만들어 공정 복잡도를 낮추고 설계 유연성을 높였습니다. GAA 다음 단계를 향한 Intel의 길입니다.

CFET은 아직 양산이 아니라 선행 연구 단계입니다(imec 로드맵상 본격 도입은 2030년대). 그래도 올해 VLSI에서 게이트 피치가 42~45nm까지 내려왔다는 건, '논문 속 구조'가 '양산 후보'로 좁혀지고 있다는 뜻입니다. Samsung이 그 선두에서 가장 좁은 42nm 피치를 시연했습니다.

주도 — 누가 이끄나

주체	포지션
Samsung	42nm 트리플 적층 3D Stacked FET — 최소 게이트 피치 (T1.1, Technology 오프닝)
Intel	45nm 모놀리식 CFET 인버터 — 디바이스 디포퓰레이션·공통 게이트
imec · TSMC · IBM	CFET 통합 공정·로드맵 선행 연구 (양산 목표 2030년대)

3. SRAM 밀도 — 죽은 줄 알았던 스케일링

배경 — 왜 생겼나

SRAM은 로직 칩 면적의 큰 몫을 차지하는 캐시 메모리입니다. 문제는 FinFET 후기부터 SRAM 비트셀이 거의 안 줄어들었다는 것 — "SRAM 스케일링은 끝났다"는 말이 정설이었습니다. 로직은 줄어드는데 캐시가 안 줄면, 칩 면적과 비용이 캐시에 발목 잡힙니다.

해법 — 어떻게 푸나

GAA 나노시트로 넘어오면서 비트셀을 다시 줄일 여지가 생겼습니다. 나노시트는 채널 폭을 미세 조정할 수 있어 SRAM 셀 설계에 자유도를 줍니다. 여기에 DTCO(설계-공정 동시 최적화)를 얹어 비트셀 면적과 동작 전압(Vmin)을 함께 잡습니다.

FinFET 후기 정체 → GAA 나노시트 + 백사이드 직접 컨택으로 비트셀 재축소·Vmin 개선.

주요 발표 — VLSI 2026 (+ 직전 세대 비교)

TSMC · A16 SRAM (Technology 트랙)

A16 백사이드 직접 컨택으로 SRAM 밀도 최대 10%·Vmin 개선

TSMC A16 SRAM with Backside Direct Contact (Super Power Rail) (VLSI 2026)

A16의 백사이드 직접 컨택(SPR)이 로직뿐 아니라 SRAM에도 효과를 보여, 밀도를 최대 10% 높이고 SRAM Vmin을 개선했습니다. 백사이드 파워가 캐시 메모리의 면적·전압 동시 개선으로 이어진다는 실증입니다.

📌 자주 헷갈리는 수치 정리 — 널리 인용되는 "38.1Mb/mm² SRAM, 0.021µm² 비트셀"은 VLSI 2026이 아니라 ISSCC(N2/18A 세대) 발표 수치입니다(나노시트 전환 효과로 TSMC 약 12%·Intel 약 23% 밀도 향상, 최고 동작주파수 TSMC 4.2GHz·Intel 5.6GHz). VLSI 2026의 SRAM 메시지는 그 위에 A16 백사이드 파워를 얹어 밀도·Vmin을 추가로 개선한 것입니다. "GAA 나노시트 = SRAM 스케일링 부활"이라는 큰 흐름은 두 학회가 공통으로 가리킵니다.

주도 — 누가 이끄나

주체	포지션
TSMC · Intel	나노시트 기반 고밀도 SRAM 비트셀 + 백사이드 파워 결합
Synopsys	SRAM 컴파일러·IP — DTCO로 밀도/속도 트레이드오프 설계

📘 함께 읽기: HBM 시리즈 — 왜 SK·삼성·마이크론만 만드는가

4. 메모리 — HBM4E와 차세대 DRAM

배경 — 왜 생겼나

AI 가속기의 병목은 연산이 아니라 메모리 대역폭입니다. HBM이 4세대(HBM4)를 지나 확장판 HBM4E로 가고, DRAM 셀은 6F² 너머·3D DRAM으로 향합니다. VLSI 2026이 "3D Memory (Flash & HBM)" Technology Focus Session을 신설한 것도 이 흐름의 반영입니다.

해법 — 어떻게 푸나

HBM4E는 핀당 속도 16Gbps·스택당 48GB·대역폭 3.6~4TB/s로 올라갑니다(SK하이닉스·삼성 2026년 5~6월 샘플). DRAM은 셀 면적을 줄이는 차세대 구조와, CXL 같은 새 메모리 계층으로 확장합니다. VLSI 무대에서는 이 양산 로드맵을 받쳐줄 소자·회로 기술이 발표됩니다.

DRAM 12단을 TSV로 관통해 base die에 적층, 인터포저로 GPU와 연결. HBM4E = 핀당 16Gbps·스택당 48GB·~4TB/s.

주요 발표 — VLSI 2026

SK hynix (Myoungsub Kim 외) 🇰🇷

16nm 하프피치 Selector Only Memory(SOM) 첫 완전 집적 — CXL 메모리용

First Demonstration of Fully Integrated 16 nm Half-Pitch Selector Only Memory (SOM) for Emerging CXL Memory

셀렉터만으로 동작하는 차세대 메모리(SOM)를 16nm 하프피치로 완전 집적해 처음 시연했습니다. CXL 메모리라는 새 계층을 겨냥 — 메모리 1위 진영이 HBM·DRAM을 넘어 새 메모리 구조까지 직접 개척하고 있다는 신호입니다.

        HBM4E 산업 맥락 (학회 밖 양산 뉴스, 교차 참고): Samsung이 2026.5.29 업계 최초 12단 HBM4E 샘플(3.6TB/s·16Gbps)을, SK하이닉스가 6.18 12단 HBM4E 샘플(48GB·16Gbps·약 4TB/s·전력효율 20%+ 개선)을 출하. 1분기 HBM 점유율은 SK하이닉스 58%·삼성·마이크론 각 21%(Counterpoint). VLSI는 이 양산 경쟁을 받치는 소자·회로 레이어를 다룹니다.
      

📌 TODO — 삼성·SK하이닉스의 VLSI 2026 메모리 회로(Circuits 트랙) 발표 세부 논문은 공식 Technical Program 원문 대조 후 보강 예정. 위 HBM4E 수치는 양산 발표(techtimes·gsmarena·Korea Herald) 기준이며 학회 발표 논문과는 구분.

주도 — 누가 이끄나

주체	포지션
SK hynix · Samsung	HBM4E 12단 양산 선두 + 차세대 메모리(SOM·CXL) 소자 개척
Micron	HBM4E·LPDDR6 — VLSI Plenary "Memory to Power the AI Era"

5. AI 가속기 — 추론·에이전트를 칩에 담다

배경 — 왜 생겼나

올해 테마가 "Advancing the AI Frontier"인 만큼, Circuits 트랙의 무게중심이 AI 추론·에이전트를 직접 실행하는 칩으로 옮겨갔습니다. 학습용 대형 가속기와 달리, 에이전트 워크로드는 순차적 추론 루프라 연산량보다 메모리 대역폭과 액션당 에너지가 병목입니다. 그래서 올해 논문 지표가 TOPS가 아니라 mJ/action·mJ/task·μJ/token으로 바뀌었습니다.

해법 — 어떻게 푸나

세 갈래입니다. ① Compute-in-Memory(CIM)로 메모리에서 바로 연산해 오프칩 접근을 줄이고, ② 저정밀·적응 양자화(블록별 4-bit·FP8)로 큰 모델을 작은 메모리에 담고, ③ 이종 데이터패스 + 디커플드 액세스-실행으로 추론 루프의 제어 흐름과 stall을 줄입니다.

에이전트를 돌리는 칩(왼쪽) vs 반도체를 만드는 에이전트(오른쪽). VLSI 2026은 둘이 처음 한 무대에서 만난 학회.

주요 발표 — VLSI 2026 (Circuits 트랙)

C21.2 · Stanford University · TSMC

μAgent — 7nm 404.3mJ/Action 엣지 SoC, 온디바이스 agentic AI 추론 (블록별 혼합 4-bit 양자화 + 디커플드 액세스-실행)

μAgent: A 7nm 404.3mJ/Action Edge SoC for Agentic AI Reasoning with Adaptive Block-wise Mixed-Format 4-bit Quantization and Decoupled Access-Execute

4mm² 7nm SoC에 LLM 기반 agentic 추론을 올렸습니다. 오프칩 메모리 64MB만으로, μThinker 가속기가 블록별 혼합 4-bit 양자화로 외부 메모리 접근을 줄이고 ARM 코프로세서와 디커플드 스트림으로 통신 stall을 최소화. 6.8TOPS/W로 표준 INT4/FP4 대비 내비게이션 태스크 성능 우위. "에이전트를 엣지에서 돌리는 칩"의 대표 사례입니다.

C3.3 · KAIST (유회준 그룹) 🇰🇷

SR-VLNA — 5.0~23.9 mJ/meter 공간추론 기반 시각-언어 내비게이션 가속기 (Embodied Agent)

SR-VLNA: A 5.0-23.9 mJ/meter Spatial Reasoning-based Vision Language Navigation Accelerator for Embodied Agents

3D Gaussian splatting 기반 의미이해(SU)와 언어 기반 계획(LP)을 한 칩에 담았습니다. 28nm FDSOI로 SU·LP 에너지를 각각 7.0×·10.9× 줄여, LP를 0.25~0.96 mJ/task로 처음 시연. 프로그램에서 "Embodied Agents"를 명시한 유일 논문 — 반도체 × AI 에이전트 교차의 정확한 지점입니다.

C21.1 / C21.3 / C21.4 · "Reasoning & Robotics" 세션

TinyNPU(3nm always-on 추론) · Sirius(멀티모달 embodied 듀얼칩렛) · VLA 엣지 프로세서(로봇 6.7ms perception-to-action)

TinyNPU: A 3nm DCIM-Based Ultra Low Power NPU for Always-On Reasoning on Wearables / Sirius: A Dual-Chiplet System for Multimodal Embodied AI / A Scalable Vision-Language-Action Edge Processor with 6.7-ms Perception-to-Action Latency in Robot Control

한 세션(C21)이 통째로 "추론·로봇용 SoC"입니다. 웨어러블 always-on 추론 NPU, 멀티모달 embodied AI 칩렛, 로봇 제어용 vision-language-action 프로세서 — 에이전트가 칩 레벨로 내려온 흐름이 한 세션에 모였습니다.

C8.3 · Compute-in-Memory (자동차 기능안전)

28nm 44.15 TFLOPS/W 부동소수점 CIM 매크로 — ISO26262 자동차 기능안전 대응

A 28nm 44.15TFLOPS/W and 1.57TFLOPS/mm2 Joint-Alignment Floating-point CIM Macro with ISO26262

Compute-in-Memory에 ISO26262(자동차 기능안전)를 결합 — AI 추론 가속을 차량 등급으로 끌어올린 사례입니다. 2nm 디지털 CIM 컴파일러(C8.1, 234.4 TOPS/W)·FP8 엣지 트랜스포머 CIM(C8.5)과 함께, CIM이 올해 AI 가속기의 핵심 축임을 보입니다. (자동차 반도체 관점에서 주목)

본인 lens — "칩 FOR agent" vs "agent FOR 칩". 위 논문들(C21·C3·C8)은 에이전트를 빠르게 돌리는 실리콘입니다. 반대로 반도체 설계·제조에 에이전트를 적용하는 흐름(아래)이 같은 학회에 공존합니다 — VLSI 2026은 이 두 방향이 처음 한 무대에서 만난 학회입니다.

주요 발표 — agent FOR 칩 (설계·제조 자동화)

SCC7 / SCC8 · Short Course (특강)

Rapidus "Raads / DMCO" — AI 에이전트가 설계·검증·최적화를 자율 실행 + 제조 변동성 피드백 · Siemens "Agent AI in EDA" — 자율 설계의 일반 난제

SCC7: Delivering High-Quality Chips at Rapid Speed — Rapidus DMCO/Raads (Koki Tsurusaki, Rapidus) · SCC8: Agent AI in EDA — Navigating the General Challenges of Autonomous Design and Optimization (Erick Chao, Siemens)

Rapidus는 설계-제조 동시 최적화(DMCO) 위에 AI 에이전트가 설계 각 단계를 자율 판단·실행하는 Raads를, Siemens는 EDA에 에이전트를 배포할 때의 핵심 기술 난제를 정리했습니다. agentic 설계가 슬로건이 아니라 파운드리·EDA의 정식 로드맵으로 들어온 신호입니다.

주도 — 누가 이끄나

방향	주체 · 포지션
칩 FOR agent (가속기)	KAIST · Stanford/TSMC · 학계 — embodied/reasoning SoC, CIM, 저정밀 양자화
agent FOR 칩 (설계 자동화)	Rapidus(Raads/DMCO) · Siemens · Synopsys · Cadence — agentic EDA

6. 시스템 스케일링 — 트랜지스터 너머, 패키지·포토닉스·전력·열

배경 — 왜 생겼나

올해 Plenary의 메시지는 분명했습니다. OpenAI의 Richard Ho는 "트랜지스터 스케일링만으로는 AI를 못 받친다"며, 진보는 메모리 통합·저전력 인터커넥트·전력 전달·열·첨단 패키징이 시스템 레벨에서 함께 최적화될 때만 온다고 했습니다. 칩 하나가 아니라 시스템 전체가 병목이라는 선언입니다.

해법 — 어떻게 푸나

TSMC의 L.C. Lu는 차세대 AI 시스템 스케일링의 해법으로 첨단 패키지를 들었습니다 — 2.5D UCIe 대역폭 확대, 실리콘 포토닉스로 통신 에너지 효율 개선, 다층 3D 스태킹의 열 최적화와 수직 전력 전달(PDN), 그리고 이종 멀티다이 설계를 묶는 3Dblox의 IEEE 표준화.

OpenAI·TSMC Plenary 메시지 — 패키징·포토닉스·전력·열·메모리를 시스템 레벨에서 함께 풀어야 AI 성능이 온다.

주요 발표 — Plenary

P1.1 · OpenAI (Richard Ho, Invited)

"Building the Engine of AI" — 트랜지스터 너머, 시스템 레벨 공동 최적화로

Building the Engine of AI: From Foundational VLSI Technologies to System-Scale Impact (Invited)

프런티어 규모의 학습·추론이 하드웨어 모든 층(연산·메모리 대역폭·연결·전력·데이터센터)에 전례 없는 스트레스를 준다고 진단. 연산·기술이 하나의 시스템 아키텍처 안에서 공동 최적화될 때만 perf/watt·perf/TCO가 온다는 메시지. AI 수요자가 직접 반도체 무대에 선 상징적 발표입니다.

P1.2 · TSMC (Dr. L.C. Lu, Invited)

차세대 AI 시스템 스케일링을 위한 첨단 패키지 — UCIe·실리콘 포토닉스·수직 PDN·3Dblox

Advanced Package for Next-Generation AI System Scaling (Invited)

연산 밀도가 오르며 통신 대역폭이 최우선 과제가 됐다고 진단. 2.5D UCIe 대역폭, 실리콘 포토닉스, 3D 스태킹의 열·수직 전력 전달, 그리고 3Dblox 표준화까지 — 패키징이 스케일링의 다음 무대임을 종합한 발표입니다.

주도 — 누가 이끄나

주체	포지션
OpenAI	AI 수요자 — 시스템 레벨 공동 최적화 요구 (Plenary)
TSMC	첨단 패키지 · 실리콘 포토닉스 · 3Dblox 표준화

7. 실리콘 너머 — 2D·산화물 소자

배경 — 왜 생겼나

실리콘 채널도 두께를 무한정 줄일 수 없습니다. 원자 한두 층 두께의 2차원 물질(MoS₂·WS₂·WSe₂)은 극한 미세화의 다음 채널 후보입니다. 관건은 실험실이 아니라 300mm 양산 라인에 통합 가능한가입니다.

실리콘 한계 너머 원자층 채널. 핵심은 양산 라인 통합 가능성.

주요 발표 — VLSI 2026 (Technology 트랙)

imec · ASML · TSMC (Technology 트랙)

2D 물질 CMOS 300mm 통합 첫 시연 — 50nm CPP n/pFET, 동작 트랜지스터 94%

Scalable 300mm Integration Route for 2D-Material nFETs and pFETs at 50nm Contacted Poly Pitch

MoS₂ 채널 nFET과 WS₂/WSe₂ 채널 pFET을 50nm CPP로, 같은 300mm 웨이퍼에 CMOS처럼 통합한 세계 최초 시연. 두 극성 모두 게이트 0V에서 누설 전류가 매우 낮고, 동작 트랜지스터 94%로 양산 라인 통합의 안정성을 보였습니다. 2D 물질이 '실험실'에서 '팹'으로 넘어가는 중요한 단계입니다.

주도 — 누가 이끄나

주체	포지션
imec · ASML · TSMC	2D 물질 300mm 통합 — post-실리콘 채널 lab-to-fab

한국 연구진·기업 — VLSI 2026

VLSI는 한국 반도체의 핵심 전장(로직 노드·메모리·소자)과 그대로 겹칩니다. 올해 한국의 대표 성과는 Samsung의 42nm 3D Stacked FET(T1.1, Technology 트랙 오프닝 발표)입니다. SK하이닉스는 차세대 CXL 메모리 소자로 자리를 잡았습니다.

기관	강점·확인된 발표
Samsung Electronics	42nm 3D Stacked FET (T1.1, Technology 오프닝) — CFET 최소 게이트 피치. 로직·메모리 전방위
SK hynix	16nm 하프피치 SOM(Selector Only Memory) for CXL + HBM4E 12단 양산 선두
KAIST · 대학(미확정)	전통적 VLSI 최다 발표 그룹(SI/PI·메모리·회로) — 전수 목록 TODO

T1.1 · Samsung Electronics (Semiconductor R&D Center) 🇰🇷

42nm 게이트 피치 3D Stacked FET — 트리플 적층 나노시트

First Demonstration of 3D Stacked FETs at Gate Pitch of 42nm Featuring Triple-Stacked Nanosheet Channels for Advanced Logic Applications

세계 최초 42nm 게이트 피치 CFET. 한국 로직 진영이 2nm 이후 스케일링의 최전선에 섰음을 보여준, 올해 VLSI 한국 최대 성과입니다. (위 2번 섹션 참고)

SK hynix (Myoungsub Kim 외) 🇰🇷

16nm 하프피치 SOM 첫 완전 집적 — CXL 메모리용

First Demonstration of Fully Integrated 16 nm Half-Pitch Selector Only Memory (SOM) for Emerging CXL Memory

HBM·DRAM을 넘어 CXL용 차세대 메모리 소자까지 — 메모리 1위 진영의 영역 확장. (위 4번 섹션 참고)

📌 한국 연구진 전수 DB 확보 — 공식 Technical Program 원문 기준 한국 소속 65편(Samsung 34 · KAIST 10 · Yonsei 9 · SKKU 7 · SNU 6 외)을 전수 추출해 vlsi-2026-korea-db.md에 정리했습니다. 본문 큐레이션 카드는 순차 보강 예정.

수상작 — 공식 발표 확인 필요

VLSI Best Paper / Best Student Paper는 학회 기간 중 시상되지만, 공식 Technical Program PDF에는 수상작이 명시돼 있지 않습니다. 본 리캡은 프로그램 원문을 1차 소스로 하므로, 수상 내역은 학회 공식 발표를 확인한 뒤 보강합니다. (출처 미확인 수상 정보는 싣지 않습니다.)

📌 확인 예정 — Best Paper / Best Student Paper / 부문별 수상작은 vlsisymposium.org 공식 발표 확인 후 추가.

큰 그림 — 일곱 테마는 한 곳을 가리킨다

일곱 테마는 결국 같은 이동의 다른 단면입니다.

VLSI의 무대가 "트랜지스터를 더 작게"에서 "AI가 요구하는 성능·전력·밀도를, 소자·메모리·설계를 다 동원해 어떻게 맞추나"로 옮겨갔다. 평면 미세화 → 3D 적층(CFET)·백사이드 파워·새 채널(2D)·AI 설계로 전선이 넓어진 것입니다.

축	Before	After (VLSI 2026)
트랜지스터	평면 GAA 나노시트	3D 적층 CFET (Samsung 42nm·Intel 45nm)
전력 전달	앞면 배선	백사이드 파워 양산 (TSMC A16 SPR·Intel PowerVia)
SRAM	스케일링 정체	나노시트+백사이드로 부활 (밀도·Vmin 개선)
메모리	HBM4·기존 DRAM	HBM4E 16Gbps + 차세대 메모리(SOM·CXL)
AI 가속기	학습용 대형 가속기 (peak TOPS)	추론·에이전트 SoC — mJ/action·CIM·embodied (C21·C3·C8)
시스템	칩 단위 최적화	패키지·포토닉스·전력·열 공동 최적화 (OpenAI·TSMC Plenary)
채널·설계	실리콘 + 수작업 EDA	2D 물질 300mm + agentic 설계(Raads·Agent AI in EDA)

주도 기업의 면면을 보면 패턴이 보입니다. TSMC·Intel이 노드(A16·18A-P)와 백사이드 파워를 정면 경쟁하고, Samsung이 CFET(T1.1)으로 로직 소자 최전선에, SK하이닉스·삼성이 HBM4E·차세대 메모리에, KAIST·Stanford가 추론·에이전트 칩에, EDA·파운드리가 agentic 설계 레이어에 섭니다. AI가 칩의 수요이자(가속기), 이제는 칩을 만드는 도구(agentic 설계)까지 된 시대의 지형도입니다.

다음 학회

학회	일정	다룰 주제
DAC 2026	7/25~29 · Long Beach	Agentic EDA 원년 — AI 설계 자동화
IEDM 2026	12월 · San Francisco	CFET·2D·차세대 소자 디바이스 학회
ISSCC 2027	2027.2 · San Francisco	회로 — SRAM·메모리·AI 가속기

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자주 묻는 질문

VLSI 2026에서 가장 주목받은 Technology 논문은?

Samsung Electronics의 "First Demonstration of 3D Stacked FETs at Gate Pitch of 42nm Featuring Triple-Stacked Nanosheet Channels for Advanced Logic Applications" (T1.1)입니다. 게이트 피치 42nm CFET을 세계 최초로 시연하며 Technology 트랙 오프닝 발표로 올라온 논문입니다. (공식 수상 내역은 학회 발표 확인 후 보강.)

TSMC A16과 Intel 18A-P의 차이는?

A16은 TSMC의 새 노드로 백사이드 파워(Super Power Rail, 백사이드 직접 컨택)를 처음 양산에 적용하며, N2P 대비 속도 8~10%·전력 15~20%·밀도 8~10% 개선에 2026년 4분기 양산을 겨냥합니다. 18A-P는 Intel 18A(RibbonFET+PowerVia)의 첫 성능 강화판으로, 18A 대비 iso-power 성능 9%·iso-performance 전력 18% 개선에 18A와 디자인 룰 호환됩니다.

CFET이 GAA와 다른 점은?

GAA(나노시트)는 N형·P형 트랜지스터를 평면에 나란히 놓지만, CFET(3D Stacked FET)은 이를 수직으로 포개 같은 면적에 트랜지스터를 약 2배로 넣습니다. VLSI 2026에서 Samsung은 42nm, Intel은 45nm 게이트 피치로 시연했고, 아직 양산이 아니라 선행 연구 단계(imec 로드맵상 2030년대 본격 도입)입니다.

"38.1Mb/mm² SRAM"이 VLSI 2026 발표인가요?

아닙니다. 38.1Mb/mm²·0.021µm² 비트셀 수치는 ISSCC(N2/18A 세대) 발표입니다. VLSI 2026의 SRAM 메시지는 그 위에 A16 백사이드 파워(SPR)를 얹어 밀도 최대 10%·Vmin을 추가 개선한 것입니다. 두 학회 모두 "GAA 나노시트가 SRAM 스케일링을 되살렸다"는 같은 흐름을 가리킵니다.

VLSI 2026에 AI Agent 관련 내용이 있었나요?

있습니다. Circuits Short Course "AI-Driven Design Acceleration"이 통째로 AI 설계에 배정돼 Agent AI in EDA·AI 메모리 개발·AI 플로어플래닝·진단 ML을 다뤘고, Tokyo Electron Plenary는 "AI-Driven Manufacturing"으로 팹 공정의 AI 최적화를 던졌습니다. 칩을 위한 AI(HBM·가속기)와 칩을 만드는 AI(EDA 에이전트·AI 제조)가 같은 무대에서 만난 셈입니다.

2D 물질 트랜지스터는 언제 양산되나요?

아직 lab-to-fab 전환 단계입니다. VLSI 2026에서 imec·ASML·TSMC가 MoS₂ nFET과 WS₂/WSe₂ pFET을 50nm CPP로 같은 300mm 웨이퍼에 통합(동작 트랜지스터 94%)한 세계 최초 시연을 보였지만, 상용 양산은 실리콘 GAA·CFET 이후의 더 먼 후보입니다.

출처(DRAFT) — 2026 VLSI Technical Tipsheet 및 프로그램(vlsisymposium.org), SemiEngineering, SemiWiki, TrendForce, Mark Lapedus(Semiecosystem), IEEE Spectrum, DIGITIMES, imec·Intel 뉴스룸, Samsung Semiconductor 뉴스룸, Asia Business Daily, techtimes, gsmarena, Korea Herald, Tom's Hardware, TechPowerUp. 모든 핵심 수치는 2개 이상 소스로 교차확인. 이 글은 초안(DRAFT)으로, 논문 세션 번호·한국 논문 전수 목록·세부 수상 내역은 공식 Technical Program 원문 대조 후 확정 예정. 38.1Mb/mm² SRAM 수치는 VLSI 2026이 아닌 ISSCC(N2/18A 세대) 기준이며 본문에 명시함. HBM4E 대역폭 수치는 학회 발표가 아닌 양산 샘플 발표 기준.